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Feb 25, 2017 - 1 minute read - Comments - Python FPGA

Python から verilog 吐いて云々

とりあえず、以下なエントリに沿って mmap な口を作っておく必要がありそげ。

で、ここで吐きだされる .tcl と一緒に .v なソレを云々すれば良いのかどうか。

あ、

まだこの時点では interface を作っただけですね。とは言えこの材料から bitstream 吐きだせたら勝ち? なのかどうか。

とりあえず

上記エントリ確認しつつ、overlay 作って実装? してみようと思います。結果などは別途。というか、作られた mmap な口をどうやってアレするのか、というあたりが未だ謎状態ですねorz

Creating Overlays 資料など

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